module mxu_mat (
    input  logic            clk,
    input  logic            rst_n,
    input  pack_16B_t       a_in,
    input  pack_16B_t       b_in,
    input  fp32_t           c_in,
    input  logic            in_vld,
    input  logic      [1:0] mode,      // 00: a*b; 01: a*b+c; 10: a*b+psum
    output pack_16B_t       a_out,
    output pack_16B_t       b_out,
    output fp32_t           d_out,
    output logic            out_vld,   // 新增：输出有效信号
    output logic            exception  // 异常信号（应该输出）
);

    fp16_pe u_fp16_pe (
        .clk         (clk),
        .rst_n       (rst_n),
        .valid_in    (in_vld),
        .vector_a    (a_in),
        .vector_b    (b_in),
        .bias_c      (c_in),
        .valid_out   (out_vld),
        .result      (d_out),
        .exception   (exception),  //连接到输出端口
        .vector_a_out(a_out),
        .vector_b_out(b_out)
    );
endmodule
